賽靈思 FPGA 芯片對模擬輸入信號的數(shù)字化介紹-現(xiàn)如今，賽靈思 FPGA 上采用低電壓差分信令 (LVDS) 輸入， 僅需一個電阻器和一個電容器就能實現(xiàn)模擬輸入信號的數(shù)字化 。 由于數(shù)百組 LVDS 輸入駐留在生成電流的賽靈思器件上，因此理論上可通過單個 FPGA 芯片實現(xiàn)數(shù)百模擬信號地數(shù)字化。 我們的團隊近期在為數(shù)字化 128 元件線性超聲波陣列換能器信號研究選項時，發(fā)現(xiàn)了 一個極具潛力的設(shè)計領(lǐng)域 ——可用 3.75MHz 中央頻率配合 5 位分辨率對限帶輸入信號進行數(shù)字化。

現(xiàn)如今，賽靈思 FPGA 上選用低電壓差分信令 （LVDS） 輸入，僅需一個電阻器和一個電容器就能完成模仿輸入信號的數(shù)字化。由于數(shù)百組 LVDS 輸入駐留在生成電流的賽靈思器材上，因而理論上可經(jīng)過單個 FPGA 芯片完成數(shù)百模仿信號地數(shù)字化。

咱們的團隊近期在為數(shù)字化 128 元件線性超聲波陣列換能器信號研討選項時，發(fā)現(xiàn)了一個極具潛力的規(guī)劃范疇——可用 3.75MHz 中心頻率合作 5 位分辨率對限帶輸入信號進行數(shù)字化。下面咱們來看看該演示項目的詳細情況。

2009 年，賽靈思推出了一款 LogiCORE 軟 IP 核，其外加一個外部比較器、一個電阻器和一個電容器即可完成能對頻率高達 1.205 kHz 的輸入進行數(shù)字化的模數(shù)轉(zhuǎn)化器 （ADC）。若讓 FPGA 的 LVDS 輸入（而不是外部比較器）結(jié)合增量調(diào)制器 ADC 架構(gòu)，僅需一個電阻器和一個電容器，就能對頻率高得多的模仿輸入信號進行數(shù)字化。

1、ADC 拓撲與實驗渠道

圖 1 是選用 LVDS 輸入且在賽靈思 FPGA 上完成的單通道增量調(diào)制器 ADC 的框圖。在這里，模仿輸入驅(qū)動非反相 LVDS_33 緩沖器輸入，而輸入信號規(guī)模則根本為 0 至 3.3 伏特。LDVS_33 緩沖器的輸出在遠遠高于輸入模仿信號頻率的時鐘頻率下采樣，并經(jīng)過 LVCMOS33 輸出緩沖器和外部一階 RC 濾波器反應(yīng)給反相 LVDS_33 緩沖器輸入。就恰當挑選的時鐘頻率 （F）、電阻 （R） 和電容 （C） 而言，只需選用該電路，反應(yīng)信號就可盯梢輸入模仿信號。

例如，圖 2 在 F = 240MHz、R = 2K、C = 47 pF 時別離以黃色和藍色顯現(xiàn)了輸入信號（通道 1）和反應(yīng)信號（通道 2）。所顯現(xiàn)的輸入信號由 Agilent 33250A 函數(shù)信號生成器選用其 200MHz 12 位恣意輸出函數(shù)信號功用生成。咱們用 Tektronix DPO 3054 示波器核算得出的輸入信號的傅立葉轉(zhuǎn)化則顯現(xiàn)為赤色（通道 M）。在這些頻率下，示波器探針的輸入電容（以及接地問題）的確會弱化示波器中顯現(xiàn)的反應(yīng)信號，但圖 2 一起也展現(xiàn)了該電路的工作情況。

咱們經(jīng)過對 1Vpp3.75MHz 正弦波運用 Blackman-Nuttall 窗，界說了圖 2 所示的帶限輸入信號。盡管與理論視窗信號相關(guān)的噪聲底限簡直比與中心頻率相關(guān)的量級低 100 dB，但 Agilent 33250A 函數(shù)信號生成器的 200MHz 采樣頻率及 12 位分辨率會導(dǎo)致遠遠低于抱負水平的演示信號。許多中心頻率挨近 3.75MHz 的超聲波換能器發(fā)生的輸出信號自然會遭到頻帶約束，這是由于換能器機械特點的原因，因而該輸出信號是運用這種辦法的抱負信號源。

咱們運用 DigilentCmod S6 開發(fā)模塊得到了圖 2 所示的圖形，該開發(fā)模塊在支撐 8 個 R/C 網(wǎng)絡(luò)和各種輸入接插件的小型定制化印刷電路板上安裝了賽靈思 Spartan-6XC6SLX4 FPGA，答應(yīng)原型體系一起對多達 8 個信號進行數(shù)字化。

每個通道都以 50 歐姆接地電阻并行端接，然后可使同軸線纜與信號生成器正確端接。有必要留意的是，為了完成這一功能，咱們將 LVCMOS33 緩沖器的驅(qū)動電流值設(shè)置為 24 mA，將壓擺率設(shè)置為 FAST，如圖 5 示例 VHDL 源代碼中所述。

此外，該定制化原型電路板還支撐運用 FTDIFT2232H USB 2.0 迷你模塊，咱們用其將封包的串行比特撒播輸給主機 PC 進行剖析。圖 3 是輸入圖 2 模仿信號后原型電路板所生成的比特流的傅立葉轉(zhuǎn)化強度。與 240MHz 采樣頻率的次諧波相關(guān)的峰值清晰可見，與輸入信號相關(guān)的峰值頻率為 3.75MHz。

２、很多的抽頭

為比特流運用帶通有限脈沖響應(yīng) （FIR） 濾波器，可生成模仿輸入信號（ADC 輸出）的 N 位二進制表明法。但由于數(shù)字比特流的頻率遠遠高于模仿輸入信號，因而您需求運用有很多抽頭的 FIR 濾波器?？墒?，被過濾的數(shù)據(jù)只要 0 和 1 兩個值，因而無需乘法器，只需加法器將 FIR 濾波器系數(shù)相加。

圖 4 所示的 ADC 輸出在主機 PC 上選用有 801 個抽頭的帶通濾波器生成，其中心頻率為 3.75MHz，是咱們運用免費在線 TFilter FIR 濾波器規(guī)劃東西規(guī)劃而成的。該濾波器除了 2.5MHz 至 5MHz 帶通之外，還有 36dB 或更大衰減，在 3 和 4.5MHz 之間有 0.58dB 的波紋。

圖 4 所示的 ADC 輸出信號分辨率約為 5 位，這根本上由過采樣速率決議，您可運用針對較低輸入頻率優(yōu)化的規(guī)劃完成更高的分辨率。